摘要
随着装备信息化、轻量化程度不断提高，导航制导控制（Navigation Guidance and Control，GNC）系统设计日趋复杂，系统小型化、轻量化设计需求愈发迫切。系统级封装（System in Package，SiP）作为一种高密度集成封装手段，可以将多种功能芯片封装进更小的腔体内，实现系统高集成化、小型化。针对GNC系统小型化需求，基于SiP技术设计了一种GNC信息处理微系统电路，采用DSP（数字信号处理器）+ FPGA（现场可编程门阵列）架构，集成接口芯片、存储芯片，采用成熟的陶瓷基板微系统集成技术研制，并进行了多物理场仿真。测试结果表明：电路功能正常，能够满足设计要求。对比原型验证板，该电路体积仅为45 mm×45 mm×11 mm，重量约60 g，采用该电路代替板级系统，可有效提高产品集成度，实现控制系统小型化的需求。
在导航制导领域，诸如微型飞行器、微纳卫星、微小型精确制导等场景中，GNC系统被广泛运用。GNC系统由二次电源模块、信息处理模块、感知模块、舵控模块等组成。随着集成电路产业的快速发展，电子系统集成度越来越高，小型化、轻量化需求越来越成为趋
基于SiP技术实现芯片二维集成或三维堆叠成为新时期突破摩尔定律的重要手
为了实现GNC系统小型化，本文针对其中信息处理模块进行微型化设计，基于SiP技术研制一种GNC信息处理微系统电路。电路采用陶瓷封装，集成高性能的DSP、FPGA、接口芯片和存储芯片，系统通过RS422接口接收感知模块、舵控模块、导引头等模块或部件输出的数据信息，完成导航、制导与控制计算等。
GNC信息处理微系统电路采用DSP+FPGA框架，构建高性能数字信号处理平台，采用陶瓷基板微系统集
图1 电路整体功能框图
Fig. 1 Overall functional block diagram of the circuit
该模块DSP芯片负责导航制导控制信息解算，FPGA芯片响应DSP芯片指令完成数据处理、扩展接口及控制。DSP与FPGA通过EMIF（External Memory Interface，外存储器接口）连接，实现普通IO（输入输出）中断信息传送，并通过Rapid IO（高速输入输出）实现高速通信。
FPGA 通过RS422收发芯片实现6路422接口，通过RS232收发芯片实现3路RS232接口，通过CAN协议芯片和CAN收发芯片实现1路CAN2.0B串行总线接口，将信号进行扇出处理，输出若干3.3 V TTL电平的IO信号，以实现12路激活控制功能，同时生成2通道、每通道8路的互补PWM控制信号，FPGA上挂载128 Mb的PROM（可编程只读存储器）实现程序烧录加载，FPGA上挂载2 Gb的DDR2（二代双倍速率同步动态随机存储器）用于动态数据存储。DSP上挂载2 Gb FLASH实现程序烧录加载，挂载4 Gb DDR2用于动态数据存储，通过DSP引出1路Rapid I/O 4 Lanes（通道）接口用于外部数据交互。
本方案电路集成17款芯片和若干阻容，集成密度高，对可靠性要求较高，设计关键难点主要包括晶圆级封装和常规封装的协同设计、高密度陶瓷基板设计、多物理场耦合仿真、可靠性评价等问
本方案芯片选型分为引线键合类（Wire Bonding, WB）和倒装焊类（Flip Chip, FC)，由于存在封装尺寸及回流焊温度不一致导致的风险，同时考虑减少封装面积，将存储芯片DDR2与PROM芯片通过晶圆级再布线技术（Redistribution Layer, RDL）、凸点制备技术由WB芯片统一为FC芯片，从而实现封装的可靠性和面积最优化。配置芯片PROM采用Fan-In（扇入）类型，重构后尺寸大小为5.886 mm×6.669 mm×0.63 mm，与原芯片大小保持一致。DDR2经过再布线后实现三层堆叠，作为塑封微组件使用，下侧两层供DSP使用，上侧一层供FPGA使用。
本方案中高密度陶瓷基板布线层数为29层，线路密度高，集成塑封、WB裸芯、FC裸芯和阻容混合封装工艺。正面采用FC倒装焊工艺，控制FC焊盘共面性≤30 μm。同时为提高集成度，系统大量集成阻容，减少外围电路设计。
该电路尺寸较小，集成双主控芯片距离较近且均有DDR2接口电路。为避免信号串扰对系统性能的影响，需在设计阶段对SiP的信号完整性进行仿真验证。双主控满功率运行时功耗较高，受限于SiP尺寸，散热设计也是一个重要挑战。通过微系统多层级-多物理场仿真手段，开展信号完整性、热力耦合仿真分析，支撑微系统封装设计优化，提高产品设计一次成功率和整体可靠性。
根据微系统集成需求完成架构设计。为保障一次性设计成功，设计原型验证板，用以验证电路各模块功能和引脚互联，并开展扇出引脚规划。原型验证板使用对应成品芯片搭建测试硬件系统，选择国产DSP+FPGA方案，扩展外围接口电路，两种器件相互配合，灵活性和扩展性高。
由于DSP+FPGA架构双主控器件对电源上电时序有要求，电源设计框图如
图2 电源设计框图
Fig. 2 Power supply design block diagram
由于本产品应用领域对可靠性要求较高，器件集成数量较多，内部电气互联复杂，考虑塑封层数受限、电路功耗较大以及散热需求，外壳采用HTCC（高温共烧陶瓷）双腔一体化设计，封装形式为CCGA754。陶瓷基板采用厚薄金处理，基板正面裸芯全部采用倒装焊工艺，阻容采用焊接工艺，也全部布局在正面。背面裸芯平铺全部为引线键合工艺，保证足够的键合强度。封装结构及布局示意图如
图3 封装结构以及布局示意图
Fig. 3 Package structure and layout diagram
（a）俯视图 （b） 仰视图
（a） Top view （b） Bottom view
图4 封装结构侧视图
Fig. 4 Side view of packaging structure
器件内部正面集成1颗DSP芯片、1颗FPGA芯片、1颗PROM配置芯片、1颗DDR2塑封微组件、1颗IPD（集成无源器件）芯片及若干阻容，并进行芯片区域底部填充，采用导热胶贴装AlSiC散热盖板；器件背面集成1颗CAN协议芯片、2颗RS232收发器芯片、1颗NOR FLASH（或非型闪存）芯片、1颗NAND FLASH（与非型闪存）存储器芯片、1颗电平转换芯片、2颗RS422发送器芯片、2颗RS422接收器芯片和1颗CAN收发器芯片，所有芯片平铺，采用导电胶粘接装片，背面金锡合金熔封。
为充分减小封装面积，SiP内部PROM配置芯片经过RDL工艺转成FC芯片，3款DDR2芯片经RDL实现PAD（焊盘）重新布局，再采用引线上流体（Film on Wire, FOW）工艺实现3层三维堆叠，以引线键合方式连接到基板上。
封装加工时为防止器件上腔电路芯片与阻容重熔，封装工艺首先完成电路下腔体WB芯片贴装固化、键合、封帽，再进行上腔FC芯片倒装焊及阻容的回流焊接，最后进行底部填充与组装。封装尺寸为45 mm×45 mm×11 mm，预估总重量不大于60 g。
系统级封装集成度高，各模块紧密耦合带来的信号串扰、腔体效应、自热效应等可靠性问题时有发
对关键高速信号进行信号完整性仿真，信号类型有FPGA到DDR2信号、DSP到FPGA信号、DSP到DDR信号，经过多次迭代优化后，信号质量能够符合JEDEC（固态技术协会）标准。
图5 DDR2数据线仿真眼图
Fig. 5 DDR2 data line simulation eye diagram
仿真工具为ANSYS Icepak，采用JEDEC电子机箱对信号处理SiP模型进行自然散热模拟，整体模型采用双腔结构，仿真模型包括陶瓷基板、焊柱、PCB（印制电路板）、Molding胶（模塑胶）及13个芯片，设置芯片功耗参数，组件相关材料参数如
| 组件 | 材料 | 密度kg/ | 热导率W/(m·℃) |
|---|---|---|---|
| 裸芯片 | Si | 2 340 | 150 |
| 陶瓷基板 | Al2O3 | 3 800 | 20 |
| 焊柱 | Sn10Pb90 | 8 400 | 50 |
| 导热胶 | Tim | 1 550 | 1.92 |
| 上盖板 | AlSiC | 3 100 | 200 |
| 下盖板 | Kovar | 8 100 | 17 |
| 散热片 | Cu | 8 900 | 390 |
当环境温度为60 ℃时，对SiP电路采用强迫对流进行散热，风速为1 m/s，
图6 60 ℃时芯片温度云图
Fig. 6 Chip temperature cloud map at 60 ℃
在环境温度为60 ℃时，电路等效应力云图见
图7 60 ℃芯片等效应力云图
Fig. 7 Chip equivalent stress cloud map at 60 ℃
环境温度为-40 ℃、25 ℃、60 ℃时，通过热仿真与应力仿真，系统最大应力、芯片最大应力、芯片最高温度值如
| 方案 | 环境 温度/℃ | 芯片最高 温度值 | 系统最大 应力值/MPa | 芯片最大 应力值/MPa |
|---|---|---|---|---|
|
CCGA 封装 | -40 ℃ | 77.5 ℃ | 375 | 85.7 |
| 25 ℃ | 129.4 ℃ | 30.4 | 7 | |
| 60 ℃ | 126.5 ℃ | 385 | 88 |
为提升微系统产品良率，针对电路建立三级测试流程：裸芯/圆片测试、组装过程测试、系统测试。
裸芯/圆片测试是指集成在电路内部的所有芯片，通过交直流参数测试和功能测试后方可直接使用，测试覆盖率和互连测试覆盖率应达到100%。在组装过程测试中，需对PROM芯片和DDR芯片进行再布线，之后开展芯片测试工作，测试扇出引脚的互联通断情况以及关键指标。同时，对DDR2芯片堆叠后的微组件进行测试，确保DDR2微组件的成品测试结果符合电路规范，满足可靠性摸底要求。
在原型样机基础上，将SiP电路提取出来，在板级安装测试插座，对电路进行系统测试，验证电路基本功能与可靠性。在实装测试板设计时，供电电路参考原型验证设计。由于该款信息处理微系统电路结构较复杂，系统测试设计时考虑采用XC7Z045作为测试主控单元，配置1 GB DDR3并外挂1片64 MB NOR FLASH，给内部ARM存储代码和FPGA配置文件，
图8 实装测试系统
Fig. 8 Actual testing system
接口类测试主单元发送测试码流给SiP电路，DSP收到后再发回。GPIO（通用输入输出）类测试时两侧默认输入，开始测试后主单元改为输出并发测试码流，然后恢复为输入。SiP侧收到后切换为输出再发送回，发完后SiP侧恢复为输入。实装测试板如
图9 SiP实装测试板
Fig. 9 SiP practical testing board
通过SiP技术实现GNC信息处理微系统电路，电路尺寸大小为45 mm×45 mm×11 mm，重量约60 g。
对电路进行实装测试，完成电路性能以及可靠性评价，测试软件功能主要包括对DSP定点/浮点峰值性能、DDR接口、EMIF（外部存储器）接口、SRIO（高速串行输入输出）接口、RS232接口、RS422接口、GPIO接口、JTAG（联合测试行动小组）接口、CAN总线以及配置芯片的测试，所有功能的测试通过实装测试系统实现，并进行三温（-40 ℃、25 ℃、60 ℃）摸底测试。
该电路研制5颗样品，对照测试细则进行各功能项完整测试，5颗样品满足所有功能要求，测试主单元电路XC7Z045在SRIO进行3.125 Gbps通信时，计算电路功耗为14.12 W，满足功耗要求，具体测试结果如
| 序号 | 功能项 | 测试结果 | 指标符合性 |
|---|---|---|---|
| 1 | DSP定点峰值性能 | 16.02 GIPS | 符合要求 |
| 2 | DSP浮点峰值性能 | 12.51 GFLPOS | 符合要求 |
| 3 | DSP DDR2接口 | 400 Mbps | 符合要求 |
| 4 | FPGA DDR2接口 | 400 Mbps | 符合要求 |
| 5 | EMIF接口 | 通信正常 | 符合要求 |
| 6 | 一路SRIO×4接口 | 3.125 Gbps | 符合要求 |
| 7 | 232接口 | 9 600~230 400 bps | 符合要求 |
| 8 | 422接口 | 9 600~230 400 bps | 符合要求 |
| 9 | GPIO口 | 功能正常 | 符合要求 |
| 10 | DSP JTAG接口 | 功能正常 | 符合要求 |
| 11 | CAN总线 | 功能正常 | 符合要求 |
| 12 | 配置芯片 | 功能正常 | 符合要求 |
本文设计的GNC信息处理微系统电路采用DSP+FPGA架构，以高密度HTCC陶瓷基板为载体，采用塑封、陶封、晶圆级封装混合工艺，集成多种接口电路，并经过多物理场仿真优化实现，系统功能集成及可扩展性显著提高，是GNC控制系统小型化的一种创新尝试。该电路可应用于数据采集、信号处理、控制算法等方向，在集成度、小型化要求较高的航天电子系统中具有广阔的应用场景。
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